（40GbE）和100-Gbps以太網(wǎng)（100GbE）知識(shí)產(chǎn)權(quán)（IP）內(nèi)核芯片能夠高效的構(gòu)建需要大吞吐量標(biāo)準(zhǔn)以太網(wǎng)連接的系統(tǒng)，包括，芯片至光模塊、芯片至芯片以及背板應(yīng)用等。介質(zhì)訪問(wèn)控制（MAC）和物理編碼子層以及物理介質(zhì)附加（PCS+PMA）子層IP內(nèi)核符合IEEE 802.3ba?-2010標(biāo)準(zhǔn)要求，降低用戶(hù)在Altera 28-nm Stratix? V FPGA和40-nm Stratix IV FPGA中集成40GbE和100GbE連接的設(shè)計(jì)復(fù)雜度。

IP成為系統(tǒng)設(shè)計(jì)團(tuán)隊(duì)工具包的關(guān)鍵組成。這些內(nèi)核針對(duì)Altera開(kāi)發(fā)套件和Altera Quartus? II 軟件12.0集成進(jìn)行優(yōu)化，適用于在Stratix IV和Stratix V FPGA中開(kāi)發(fā)高性能、低成本子系統(tǒng)IP。”

包的通道，與前一代以太網(wǎng)系統(tǒng)在邏輯上兼容。數(shù)據(jù)速率高達(dá)28.05 Gbps和14.1 Gbps，并且具有收發(fā)器的Altera Stratix V GT和GX FPGA，以及數(shù)據(jù)速率達(dá)到11.3 Gbps的Stratix IV GT FPGA都支持這些內(nèi)核。Stratix FPGA結(jié)合了高密度、高性能以及豐富的特性，支持用戶(hù)集成更多的功能，提高系統(tǒng)帶寬。